第二点可能会让人感到意外，因为NAND闪存阵列的密度要大大高于NOR。实际上，由于NAND闪存针对最大密度设计，所以产品一般会使用最小工艺节点，目前为16nm 。但问题是，除了存储单元之外，所有存储器器件都有一定的电路开销，例如行地址解码器、感应放大器、位线控制电路、外围I/O电路、电压调节器和I/O针脚等子系统。芯片上的开销区并不与存储容量成线性增加。缩减存储阵列的尺寸后，芯片上用于外围逻辑的空间只会少量增加。这意味着即使使用上一代的25nm工艺尺寸，最小可行的NAND器件也是1Gbit。这对于大多数可穿戴应用都是无法接受的，因为市场主要需要的是512Mbit或更小的存储器件。
针对特定制程尺寸缩减NAND容量的局限性也让封装后的尺寸对于许多可穿戴应用来说过大。例如，用作某些应用的NOR替代品的1Gbit串行NAND采用了9×11毫米63球栅阵列封装方式。与之相反，最小的串行NOR 512Mbit和1Gbit NOR产品采用4或5×6毫米封装方式，不到NAND替代品的1/3，因此更适合于可穿戴设备和物联网生态系统中其他联网传感器的微型电路板。