本周，在华盛顿特区召开的年度国际电子设备大会(IEDM)上，一场主题演讲表示，让芯片变得更小、更快地工作正在变得越来越难，而且成本也越来越高，但是仍然有希望实现摩尔定律的论断。在一场宽泛而公允的对话中，ARM的一位高级研究人员详细介绍了各种技术和未来的挑战。
来自奥斯汀的ARM Research的Greg Yeric在一篇IEDM的文章中写道，“半导体行业需要扩大战线，在所有的方面，包括更高的技术复杂性，在技术设计优化上进行投资以及最终的技术体系优化，才能跟上摩尔定律描述的步伐。”
Yeric写道，由于“越来越多的设计限制，包括能耗限制、电路寄生效应、多变性以及当然会出现的成本限制”，工程师们需要使用很多补救措施，这些措施可能会“破坏并且可能稀释规模效益。”他补充表示，因此，“预计有可能会为了日程安排做出重大牺牲，而且理解潜在的变化可能带来的成本—收益将会变得更加复杂。”
他写道，“可能在内存方面表现得最为尖锐，DRAM扩展需求正在爆炸，很多应用程序所需要的存储数量和水平都在提升。”
Yeric认为将现在的内存和逻辑器件结合在一起的芯片堆栈的做法看起来比目前的替代内存体系架构更有前途。
Yeric写道，固定模面积的成本在28纳米之后和之前的节点相比至少翻了一番，小体积原型的成本就变得异常高昂。(图片来源：IEDM，ARM)
他表示，“电阻RAM和相变存储器的物理特性更有可能在密度和耐力方面带来局限性，使之无法达到主内存的要求。”他补充称，“如果MRAM的能耗和成本提高，它超强的耐力会让它成为一种使存储具备计算能力的潜在选择对象，但是读边距和写干扰的问题仍然会限制可能实现的密度。”
关于工程师们是否能够找到在复杂之中制造更便宜的晶体管的方法的争论由来已久，Yeric公允地评价了这场旷日持久的辩论。他写道，“在28纳米水平之下，我们可以降低成本，尽管速度还比较慢。”
他写道，使用多个光刻机制造更为精细的模板的做法增加了成本，“但是针对7纳米节点的分档器将会比那些用于28纳米节点的分档器速度快50%。”同时，他补充表示，“膜行业承诺将继续大幅度减少写入时间，而且，多电子束膜写入可能极大地提高成本规模。”
Yeric对于极紫外线(EUV)光刻技术持怀疑态度，这项技术长期以来一直被认为是最有希望刻出更好的模板，但是这非常有挑战性，他写道，这种技术“就算是能用，可能也不能用于7纳米”。
他补充表示，“在7纳米之外，EUV可能需要多种模板，因此对于5纳米及以下的规格来说，成本是不确定的。”他还补充表示，“定向自组装是一项先进的技术(是替代EUV的另一种选择……但是)它有着自身独特的局限性，只有有限的引导模板可能是可行的，从中我们将能够创建一组有限的最终模板。”
其他的挑战还包括工程师们可能创造的芯片所具备晶体管数量超出他们可以承受的水平。
他写道，所谓的暗硅(dark-silicon)问题需要突破电路寄生效应和芯片线路扩展问题，“这可能包括多层石墨烯互联以及/或碳纳米管道。”他补充表示，“在16/14纳米之下，一半的能耗和性能都会损失在线路上，相比之下，它们在几个节点之前还只是小问题。”
Yeric写道，如果没有新的解决方法，芯片上的暗硅(dark silicon)的比例将会增加。
他写道，同时，随着芯片变得越来越小，可靠性也变成了一个日益严重的问题。诸如偏压不稳定性、随机电报噪声和软错误率等挥之不去的问题“可能导致适应性设计的代价变得更加高昂”，比今天所使用的缓解方法更加昂贵。他补充表示，“最终收益管理也许会面临挑战，需要依靠检查并识别关键工艺的能力以对抗消失的尺寸带来的负面影响。”
Yeric表示有几个领域大有希望，包括在优化专门计算块以降低能效方面一直在进行的工作。
他写道，“GPU和最终图像识别处理器可能会朝着近似计算发展……(而且)可以通过排序和匹配等常见功能提供驻内存支持来进一步提高效率，朝着真正的‘驻内存处理器’的方向前进。”
他认为，工程师们还可以进一步使用深度神经网络构建块。然而这种处理和内存的混合体可能需要改变今天单独设计、制造逻辑和存储芯片的方法。